Ω/□。這樣可以使W/L接近于1且使用較小的直流電流。顯然這是不可能的。 1多晶硅電阻

在集成電路的設(shè)計(jì)中，電阻器不是主要的器件，卻是必不可少的。

3電容電阻

為了盡可能強(qiáng)調(diào)線性區(qū)并抵消體效應(yīng)，電阻往往以差動(dòng)方式成對(duì)泛起，圖3（b）所示的一

對(duì)差動(dòng)結(jié)構(gòu)的交流電阻。一個(gè)平均的平板電阻可以表示為：

目前，在設(shè)計(jì)中使用的主要有3種電阻器：多晶硅、MOS管以及電容電阻。這種電阻器主要原理是利用晶體管在一定偏置下的等效電阻。對(duì)于n溝道器件，應(yīng)該盡可能地把源極接到最負(fù)的電源電壓上，這樣可以消除襯底的影響。留意，加到電阻器左邊的是差動(dòng)信號(hào)（V1）；右邊則處于相同電位。假設(shè)單位面積的電容為0.2

pF/mil2,則面積為50 mil2。在設(shè)計(jì)中，要根據(jù)需要靈活運(yùn)用這3種電阻，使芯片的設(shè)計(jì)達(dá)到最優(yōu)。這時(shí)通過(guò)控制柵源之間的電壓值就可以得到ΔV為1

V的線性交流電阻。但是在實(shí)際中，因?yàn)樾盘?hào)擺動(dòng)的幅度很小，所以實(shí)際上這種電阻可以很好地工作。

式中：ρ為電阻率；t為薄板厚度；R□=(ρ/t)為薄層電阻率，單位為Ω/□；L/W為長(zhǎng)寬比。可以采用級(jí)連的方法克服這一題目即將每一級(jí)的G，D與上一級(jí)的S相連。其阻值取決于時(shí)鐘頻率和電容值。而在集成電路設(shè)計(jì)中這是十分重要的，固然增加了2個(gè)MOS管，但與所減少的面積比擬是可忽略的。此時(shí)，VGS=VDS，如圖（a)，(b)所示。這時(shí)可以利用MOS管的開(kāi)關(guān)特性來(lái)實(shí)現(xiàn)，圖中所示。實(shí)驗(yàn)證實(shí)，在VDS<0.5（VGS-V

T）時(shí)，近似情況是十分良好的。同樣p溝道器件源極應(yīng)該接到最正的電源電壓上。

固然可以改進(jìn)電阻率的線性，但是犧牲了面積增加了復(fù)雜度。

可以看出，假如VDS<(VGS-VT)，則ID與VDS之間關(guān)系為直線性（假定VGS與VDS無(wú)關(guān)，由此產(chǎn)生一個(gè)等效電阻R=KL/W，K=1/［μ0C0X（VGS-VT）］，μ0為載流子的表面遷移率，C0X為柵溝電容密度；K值通常在1

000～3 00 0Ω/□。其中V1和V2為兩個(gè)獨(dú)立的直流電壓源，其按照足夠高的速率采樣，在周期內(nèi)的變化可忽略不計(jì)。

這種方法可以在面積很小的硅片上得到很大的電阻。

集成電路中的單片電阻器間隔理想電阻都比較遠(yuǎn)，在尺度的MOS管工藝中，最理想的無(wú)源電阻器是多晶硅條。可以代替多晶硅或擴(kuò)散電阻，以提供直流電壓降，或在小范圍內(nèi)呈線性的小信號(hào)交流電阻。經(jīng)驗(yàn)表明，假如時(shí)鐘頻率足夠高，開(kāi)關(guān)和電容的組合就可以當(dāng)作電阻來(lái)使用。一個(gè)MOS器件就是一個(gè)模擬電阻，與等價(jià)的多晶硅或跨三電阻比擬，其尺寸要小得多。多晶硅電阻則是最簡(jiǎn)樸的。可以看出，電容電阻比多晶硅電阻的面積少了良多。在大多數(shù)的情況下，獲得小信號(hào)電阻所需要的面積比直線性重要得多。不輕易計(jì)算正確值。對(duì)于電容電阻器，因?yàn)槠潆娮柚蹬c電容大小成反比，因此有效的RC時(shí)間常數(shù)就與電容之比成正比，從而可以用電容和開(kāi)關(guān)電容電阻正確的實(shí)現(xiàn)電路中要求的時(shí)間常數(shù)；而使用有源器件的電阻，可以使電阻尺寸最小。在特定的前提下，按照采樣系統(tǒng)理論，可以近似為圖所示的電阻。假如用多晶硅，取最大可能值100

Ω，并取其最小寬度，那么需要900 mil2。

其中，fc=1/T是信號(hào)Φ1和Φ2的頻率。當(dāng)然在開(kāi)關(guān)電容電阻中除了電容面積外還需要兩個(gè)面積極小的MOS管做開(kāi)關(guān)。根據(jù)式(3)可知電容為10 pF。

在設(shè)計(jì)中有時(shí)要用到交流電阻，這時(shí)其直流電流應(yīng)為零。例如，設(shè)電容器為多晶硅多晶硅型，時(shí)鐘頻率100 kHz，要求實(shí)現(xiàn)1 MΩ的電阻，求其面積。

2MOS管電阻

CMOS集成電路設(shè)計(jì)中電阻設(shè)計(jì)方法的研究

不管多晶硅仍是擴(kuò)散層，他們的電阻的變化范圍都很大，與注入材料中的雜質(zhì)濃度有關(guān)。假如設(shè)計(jì)不當(dāng)，會(huì)對(duì)整個(gè)電路有很大的影響，并且會(huì)使芯片的面積很大，從而增加本錢(qián)。通過(guò)計(jì)算可得：

交流電阻還可以采用開(kāi)關(guān)和電容器來(lái)實(shí)現(xiàn)。因?yàn)樯鲜鲈?，在集成電路中常常使用有源電阻器。這一曲線對(duì)n溝道、p溝道增強(qiáng)型器件都合用。

MOS開(kāi)關(guān)的特性近似為直線，沒(méi)有直流失調(diào)。實(shí)際上，MOS工藝在這方面提供了不少利便。當(dāng)然也可以用擴(kuò)散條來(lái)做薄層電阻，但是因?yàn)楣に嚨牟徊粊y性，通常很輕易受溫度和電壓的影響，很難精確控制其絕對(duì)數(shù)值。根據(jù)公式

簡(jiǎn)樸地把n溝道或p溝道增強(qiáng)性MOS管的柵極接到漏極上就得到了類(lèi)似MOS晶體管的有源電阻。

用有源電阻得到大的直流電壓需要大的電流，或者遠(yuǎn)小于1的W/L比值。在設(shè)計(jì)中要靈活運(yùn)用這三種不同的方式。寄生效果也十分顯著。當(dāng)然，利用電容實(shí)現(xiàn)電阻還有其他的方法，在此不再贅述。

一種電阻模擬方法，稱(chēng)為“并聯(lián)開(kāi)關(guān)電容結(jié)構(gòu)”。本文集中討論了怎樣在物理層上實(shí)現(xiàn)電阻。

圖（a)的MOS晶體管偏置在線性區(qū)工作，圖2所示為有源電阻跨導(dǎo)曲線ID-VG S的大信號(hào)特性。

其中：K′=μ0C0X。使用開(kāi)關(guān)和電容模擬電阻，可以減輕漏極電流受漏—源電壓的影響?？梢钥闯觯娮铻榉蔷€性的。因?yàn)槌Ｓ玫谋与娮韬苄?，通常多晶硅最大的電阻率?00Ω/□，而設(shè)計(jì)規(guī)則又確定了多晶硅條寬度的最小值，因此高值的電阻需要很大的尺寸，因?yàn)樾酒娣e的限制，實(shí)際上是很難實(shí)現(xiàn)的。圖1所示的有源電阻不能知足此前提，由于這時(shí)要求其阻值為無(wú)限大。這些電阻器可以與其他的元器件一起使用。
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